综合是通过综合器把HDL程序转化成标准的门级结构网表。 不是任何复合语法的VerilogHDL程序都可以综合。
问答题为什么说VerilogHDL的语言结构可以支持构成任意复杂的数字逻辑系统？
问答题不可综合成为电路的Verilog模块有什么好处？
问答题每种类型的VerilogHDL各有什么特点？主要用于什么场合？
问答题VerilogHDL的模型共有哪几种类型（级别）？
问答题为什么熟练地使用条件编译命令可以使源代码有更大的灵活性，可以使用于不同的实现对象，如不同工艺的ASIC或速度规模不同的FBGA或CPLD，从而为软核的商品化创造条件？
