用always块设计纯组合逻辑电路时，在生成组合逻辑的always块中参与赋值的所有信号都必须有明确地值，然后只要在always块中进行赋值就可以了。 如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，那么在综合时将会为该没有列出的信号隐含的产生一个透明锁存器。
问答题为什么在用Verilog设计方法时不采用异步的状态机，采用异步状态机有什么问题不好解决？
问答题是不是只要符合Verilog语法仿真行为正确的模块都可以综合成电路结构？
