简答题 请用清晰的语言把标准的可综合的带同步复位端的同步状态机的样板模块表达出来。

问答题用always块语句如何编写纯组合逻辑电路？在哪些情况下会生成不想要的锁存器？

问答题为什么在用Verilog设计方法时不采用异步的状态机，采用异步状态机有什么问题不好解决？

问答题是不是只要符合Verilog语法仿真行为正确的模块都可以综合成电路结构？

问答题在状态机的测试模块中，最后面的initial块语句有什么作用，若测试模块中没有最后的initial语句块能不能进行仿真？如果能需要注意什么？

问答题如果需要设计带流水线输出的Mealy状态机，其Verilog模块应该如何编写？请你编写一下，并通过综合器产生电路结构，分析其电路结构和时序。