简答题 是不是只要符合Verilog语法仿真行为正确的模块都可以综合成电路结构？

问答题在状态机的测试模块中，最后面的initial块语句有什么作用，若测试模块中没有最后的initial语句块能不能进行仿真？如果能需要注意什么？

问答题如果需要设计带流水线输出的Mealy状态机，其Verilog模块应该如何编写？请你编写一下，并通过综合器产生电路结构，分析其电路结构和时序。

问答题分别说明和解释图1和图2中两种不同赋值（即非阻塞赋值“<=”和阻塞赋值“=”）的用法，和逻辑关系符号“==”的含义。

问答题一般情况下状态机中的状态变量是用来干什么的？是否可以把状态变量中的某些位指定为状态机的输出，直接用来控制逻辑开关？这样做有什么好处？有什么缺点？

问答题举例说明状态分配对状态机电路的复杂度和速度的影响。