信号延时赋值，变量立即赋值 信号的代入使用<=，变量的代入使用：=； 信号在实际的硬件当中有对应的连线，变量没有
问答题简述VHDL程序的基本结构。
判断题若某变量被定义为数值型变量，未赋初始值时默认值为‘0’。
判断题CONSTANT T2：std_logic <= ’0’;
判断题在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。
判断题VHDL语言与计算机C语言的没有差别。
