编写另一个模块，在那个模块中使用另外一个时钟；然后用实例引用的方法在另一个模块中把它连接起来。 能够综合。 仿真时应尽量使这两个状态机的时钟有一定的联系。
问答题为什么说，掌握数字电路基础和计算机体系结构这两门学科的真谛是Verilog数字系统设计的基础？
问答题同步复位端的同步状态机与异步复位端的同步状态机有什么不同？如果输入的复位脉冲很窄，哪种状态机不能可靠复位？
问答题请用清晰的语言把标准的可综合的带异步复位端的同步状态机的样板模块表达出来。
问答题请用清晰的语言把标准的可综合的带同步复位端的同步状态机的样板模块表达出来。
问答题用always块语句如何编写纯组合逻辑电路？在哪些情况下会生成不想要的锁存器？
