问答题设计一款全加器(输出输入端自由命名)。
问答题设计一款数据寄存器(输入端为8位输入端Q,输出端为8位输出端D)。
问答题设计一款数据选择器(输入端分别是D0——D7,输出端为Y)。
问答题设计一款数据锁存器(8位输入端Q,8位输出端D)编写完下面程序。
问答题用Verilog-HDL来描述乘法器。