问答题用verilog语言设计数据比较器。
问答题用verilog语言编写一个4选1多路选择器。
问答题用verilog语言编写一个二进制半减器。
问答题用verilog中case语句设计一个3‐8译码器。
填空题完整的条件语句将产生()电路,不完整的条件语句将产生时序电路。