A.wire [0:3]state;B.wire data_i [2:0];C.reg [2:0]C_mem [0:7];D.reg m2[15:0];
单项选择题关于BlockRam说法正确的是()。
A.BlockRam的深度和位宽是可以配置的B.BlockRam可以分割使用充分利用资源C.BlockRam是片上动态存储器D.同一芯片BlockRam的大小可以是不同的
单项选择题在Verilog HDL中,错误的整数表示是()。
A.15B.4’2000C.32’hffD.’b1011_0101
单项选择题ModelSim SE进行Verilog HDL仿真验证非必须的仿真库是()。
A.simprims_verB.XilinxCoreLib_verC.unisims_verD.std_ver
单项选择题下列不符合可综合设计的描述方法()。
A.必须包括对所有状态都处理,不能出现无法处理的状态使状态机失控B.用一个时钟的上沿或下沿采样信号,不能混合使用C.一个reg变量只能在一个always语句中赋值D.使用阻塞赋值,使得行为描述语句内实现并行化
单项选择题关于always语句说法不正确的是()。
A.always语句不能对wire型赋值B.always语句一定综合成触发器C.always语句用于行为描述D.always语句之间是并行的