​在Verilog HDL中，错误的整数表示是（）。

单项选择题‌ModelSim SE进行Verilog HDL仿真验证非必须的仿真库是（）。

A.simprims_ver
B.XilinxCoreLib_ver
C.unisims_ver
D.std_ver

单项选择题下列不符合可综合设计的描述方法（）。

A.必须包括对所有状态都处理，不能出现无法处理的状态使状态机失控
B.用一个时钟的上沿或下沿采样信号，不能混合使用
C.一个reg变量只能在一个always语句中赋值
D.使用阻塞赋值，使得行为描述语句内实现并行化

单项选择题‏关于always语句说法不正确的是（）。

A.always语句不能对wire型赋值
B.always语句一定综合成触发器
C.always语句用于行为描述
D.always语句之间是并行的

单项选择题‌关于assign语句说法不正确的是（）。

A.assign语句有可能综合成触发器
B.assign语句之间是并行的
C.assign语句用于数据流描述
D.assign语句不能对reg型赋值

单项选择题‍最适合做开关级建模的语言是（）。

A.VHDL
B.SystemC
C.SystemVerilog
D.Verilog HDL