A.高层次综合B.C综合是HLS的一种C.仅仅是一种用来做仿真的技术D.关注系统级描述
单项选择题Verilog Test Bench为待测模块的所有输出信号定义信号名和数据类型，要求其数据类型必须是（）类型。
A.RegB.WireC.inputD.output
单项选择题Verilog Test Bench为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，要求其数据类型必须是（）类型。
