A.RegB.WireC.inputD.outputVerilog Test Bench为待测模块的所有输出信……

单项选择题Verilog Test Bench为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，要求其数据类型必须是（）类型。

A.Reg
B.Wire
C.input
D.output

单项选择题ADC 0809采样结束后需要通过LOCK向锁存器LATCH发出锁存信号，以便将输出口的D[7：0]8位数据锁存起来，下列程序当中能够实现数据锁存功能的是（）。

A.always@（posedge LOCK）if （LOCK）REGL<=D
B.always@（posedge LOCK）if （!LOCK）REGL<=D
C.always@（posedge RST）if （!LOCK）REGL<=D
D.always@（posedge RST or posedge LOCK ）if （!LOCK）REGL<=D

多项选择题在同步数字系统设计中，优化速度，其实是（）。

A.提高系统时钟频率
B.减低组合电路复杂度
C.节省资源
D.去掉竞争冒险现象

单项选择题下列哪个时序参数可以表征系统速度？（）

A.Tsu
B.Thold
C.Tpd
D.Fmax

单项选择题下列代码（*synthesis，keep*）reg[3：0]X；含义为（）。

A.定义矢量X为寄存器类型
B.综合优化矢量X
C.规定矢量X为测试端口，需要保留
D.为矢量X定义引脚锁定