‏在Verilog HDL语言中，5‘D25是一个整数型数据，表示（）。

多项选择题​属于Verilog HDL关键字 内部保留字的有（）。

A.module
B.begin
C.cnt
D.or

多项选择题下列属于合法标识符的有（）。

A.reg_out
B._count_
C.8_data
D.out_%

单项选择题（）是将电路模块的逻辑描述文件根据选定的FPGA器件类型的结构和约束条件进行编译、优化和转换，生成可实现的门级电路的网表文件。

A.逻辑综合
B.布局布线
C.时序仿真
D.编程下载

单项选择题关于ModelSim功能仿真说法错误的是（）。

A.忽略源代码中的时延语句
B.仿真文件没有输入输出端口描述
C.可以构造符合语法规范的任意模型描述
D.例化源文件的顶层Module

单项选择题‌ISE中使用功能型IP Core包括哪种方式？（）

A.在ISE的Project中直接生成
B.ISE ->Accessories ->Core Generator
C.ISE ->Accessories ->Architecture Wizard IP
D.以上三种都包括