（）是将电路模块的逻辑描述文件根据选定的FPGA器件类型的结构和约束条件进行编译、优化和转换，生成可实现的门级电路的网表文件。

单项选择题关于ModelSim功能仿真说法错误的是（）。

A.忽略源代码中的时延语句
B.仿真文件没有输入输出端口描述
C.可以构造符合语法规范的任意模型描述
D.例化源文件的顶层Module

单项选择题‌ISE中使用功能型IP Core包括哪种方式？（）

A.在ISE的Project中直接生成
B.ISE ->Accessories ->Core Generator
C.ISE ->Accessories ->Architecture Wizard IP
D.以上三种都包括

单项选择题​关于赋值语句说法不正确的是（）。

A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值

单项选择题不符合时钟信号分配原则的是（）。

A.使用全局时钟，通过BUFG驱动，时钟信号到达各个寄存器的延迟相同
B.尽量使用时钟双沿触发提高效率
C.减少时钟信号种类
D.避免使用门控时钟

单项选择题不属于用户约束文件（.ucf文件）所包含内容的是（）。

A.时序约束
B.面积约束
C.物理约束
D.引脚约束