‏逻辑非运算符用于对操作数取反，是（）运算符。

单项选择题除了endmodule语句外，Veriog HDL语言的语句和数据定义的最后必须有（）符号。

A.，
B.\
C.：
D.；

单项选择题（）是Verilog HDL语言规定的逻辑值，用来表示数字逻辑电路的逻辑状态。

A.1、0
B.1、0、x/X、z/Z
C.1、0、？、z/Z、x/X
D.1、0、U、x/X

单项选择题‍一个常数是4位二进制数1101，在Verilog语言中表示为（）。

A.4‘b1101
B.4’14
C.4‘o17
D.4’hE

多项选择题‍对这句话理解正确的是（）。

A.这是一个元件实例引用语句
B.被调用的模块名为fulladd，在父模块中的引用名为fa0
C.子模块和父模块的端口连接关系采用了名称关联的方式
D.sum是父模块的信号名，sum[0]是子模块的端口名，两个信号连接到一起

单项选择题Adder_dataflow U0_FA（S[0]，C0，A[0]，B[0]，C_1）；对这句话理解正确的是（）。

A.这是一个模块实例引用语句
B.被引用的子模块名为U0_FA
C.子模块在父模块中的引用名为Adder_dataflow
D.子模块和父模块之间的端口信号的关联方式是位置关联