（1）启用同步时序逻辑； （2）下一个状态所使用的组合电路的延迟和时钟到各触发器的差值必须小于一个时钟周期的宽度； （3）使能端被使能。
问答题Verilog语法中使用了哪一种赋值符号刻意表示与硬件寄存器组实现完全一致的赋值方式？
问答题对每一个寄存器组来说，上一个时钟的正跳沿是为置数做准备，下一个时钟正跳沿是把本寄存器组置数（并为下一级运算组合逻辑送去输入信号），则为下一级寄存器组的置数做准备的先决条件是什么？
