简答题 对每一个寄存器组来说，上一个时钟的正跳沿是为置数做准备，下一个时钟正跳沿是把本寄存器组置数（并为下一级运算组合逻辑送去输入信号），则为下一级寄存器组的置数做准备的先决条件是什么？

问答题为使运算组合逻辑有一个正确的输出，为什么必须在复杂运算组合逻辑的输入端和输出端增加寄存器组来存放数据？

问答题如果组合逻辑的输入端信号变化非常快，其输出端的逻辑关系能否正确？变化快到什么程度以后，就没有正确的输出？如果还有正确输出，但时间片段很少，有什么办法可以加长正确输出的时间片？

问答题利用数字电路的基本知识解释，为什么说即使组合逻辑的输出端的所有信号同时变化，其输出端的各个信号不可能同时达到新的值？各个信号变化快慢有什么决定？

问答题详细解释为什么采用流水线的办法可以显著提高层次多的复杂组合逻辑的运算速度。

问答题如何用VerilogHDL模块来描述总线的操作？为什么总线的操作必须有严格的时序控制？