图中给出了4位逐位进位全加器，请完成其VHDL程序。
问答题编写一个数值比较器VHDL程序的进程（不必写整个结构框架），要求使能信号g低电平时比较器开始工作，输入信号p=q，输出equ为‘0’，否则为‘1’。
判断题Moore状态机输出只是状态机当前状态的函数，Mealy状态机输出为有限状态机当前值和输入值的函数
填空题试举出两种可编程逻辑器件（）、FPGA。
问答题三态门电原理图如右图所示，真值表如左图所示，请完成其VHDL程序构造体部分。
问答题根据下表填写完成一个3-8线译码器的VHDL程序。
