Verilog HDL中任务可以调用其他任务和（）。

填空题状态机常用状态编码有（）。

填空题EDA缩写的含义为（）

填空题有限状态机分为（）和Mealy两种类型。

问答题试使用 Verilog HDL 设计一个 10 进制计数器，规定模块定义为 modulecount10(out,clr,clk),其中 clk 为时钟输入，clr 为同步清零输入，低电平有效，out 为计数器输出。 （1） 写出 10 进制计数器 Verilog HDL 设计程序并注释； （2） 写出 10 进制计数器 Verilog HDL 测试文件并注释；

问答题试设计一个 3 8 译码器，规定模块定义为 module Decoder(Out,In,En),其中 Out为译码器输出，In 为译码器输入，En 为译码使能输入。要求：写出 3 8 译码器 Verilog HDL设计程序并注释.