简答题

试使用 Verilog HDL 设计一个 10 进制计数器，规定模块定义为 modulecount10(out,clr,clk),其中 clk 为时钟输入，clr 为同步清零输入，低电平有效，out 为计数器输出。
（1） 写出 10 进制计数器 Verilog HDL 设计程序并注释；
（2） 写出 10 进制计数器 Verilog HDL 测试文件并注释；

问答题试设计一个 3 8 译码器，规定模块定义为 module Decoder(Out,In,En),其中 Out为译码器输出，In 为译码器输入，En 为译码使能输入。要求：写出 3 8 译码器 Verilog HDL设计程序并注释.

单项选择题Verilog语言与C语言的区别，不正确的描述是（）

A.Verilog语言可实现并行计算，C语言只是串行计算；
B.Verilog语言可以描述电路结构，C语言仅仅描述算法；
C.Verilog语言源于C语言，包括它的逻辑和延迟；
D.Verilog语言可以编写测试向量进行仿真和测试。

单项选择题关于函数的描述下列说法不正确的是（）

A.函数定义中不能包含任何时序控制语句；
B.函数至少有一个输入，包含任何输出或双向端口；
C.函数只返回一个数据，其缺省为reg类型；
D.函数不能调用任务，但任务可以调用函数。

单项选择题关于过程块以及过程赋值描述中，下列正确的是（）

A.在过程赋值语句中表达式左边的信号一定是寄存器类型
B.过程块中的语句一定是可综合的
C.在过程块中，使用过程赋值语句给wire赋值不会产生错误
D.过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感

单项选择题下列描述代码可综合的是（）

A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever