四位全加器程序如下，补全程序。
问答题半加器的程序如下，补全程序。
问答题触发器设计程序如下，补全程序。
问答题利用赋值语句设计组合逻辑的3‐8译码器设计程序如下，补全程序。
问答题请根据所学知识，用verilog-HDL硬件描述语言设计一个8-3线编码器，真值表如下图。其中：输入8个互斥的信号，输出3位二进制代码。
问答题下面是一个三态门的程序，其中使能端为en，低电平时，三态门属于高阻状态。请把缺少的部分补充完整。
