简答题

利用赋值语句设计组合逻辑的3‐8译码器设计程序如下，补全程序。

问答题请根据所学知识，用verilog-HDL硬件描述语言设计一个8-3线编码器，真值表如下图。其中：输入8个互斥的信号，输出3位二进制代码。

问答题下面是一个三态门的程序，其中使能端为en，低电平时，三态门属于高阻状态。请把缺少的部分补充完整。

问答题如下图，并根据时间状态图把程序补充完整，clr是清零使能端，高电平有效，脉冲发生器的输入输出均为8位数据。

问答题补充完整下面D触发器的程序代码。

问答题设计一个有清零、使能、装载功能的四位十进制减1计数器。清零低有效，使能、装载高有效。功能优先级为清零>装载>使能。