Verilog提供了系统任务来选择要转储的模块实例或模块实例信号(dumpvars),选择VCD文件的名称($dumpfile),选择转储过程的起点和终点($dumppon,$dumpoff),选择生成检测点(Sdunpall),其使用方法如下
问答题简单叙述Verilog1364-2001版语法规定的电平敏感列表的简化写法。
问答题简单叙述$display、$write和$strobe的不同点。
问答题简单叙述任务和函数的不同点。
问答题沿触发的always块和电平触发的always块各表示什么类型的逻辑电路的行为?为什么?
问答题是不是可以说沿触发是有间隔的,在一定的时间区间里只需要注意有限的点,而电平触发却需要注意无穷多个点?