补充完整下面D触发器的程序代码。
问答题设计一个有清零、使能、装载功能的四位十进制减1计数器。清零低有效,使能、装载高有效。功能优先级为清零>装载>使能。
问答题设计一个带使能的3-8译码器,使能信号en为高电平时真值表如下。
问答题设计一个触发器。
问答题用Veriog描述带清零端的4位寄存器。
问答题使用Verilog语言设计一个脉冲发生器。