简答题 用带时钟沿触发条件的always块表示时序电路时，应该用哪一种赋值？

问答题用带电平敏感列表触发条件的always块表示组合逻辑时，应该用哪一种赋值？

问答题如果一定要设计异步触发的计数电路，用Verilog描述有什么办法？能否综合？仿真时要注意什么问题？

问答题为什么说，掌握数字电路基础和计算机体系结构这两门学科的真谛是Verilog数字系统设计的基础？

问答题同步复位端的同步状态机与异步复位端的同步状态机有什么不同？如果输入的复位脉冲很窄，哪种状态机不能可靠复位？

问答题请用清晰的语言把标准的可综合的带异步复位端的同步状态机的样板模块表达出来。