单项选择题

‌下图是全加器的逻辑电路图，如果调用门级原语，（）可以实现图中门电路3的逻辑设计。……

‌下图是全加器的逻辑电路图，如果调用门级原语，（）可以实现图中门电路3的逻辑设计。

A.and u3（c1，a，b）；
B.u3and（s1，a，b）；
C.xor u3（c1，a，b）；
D.or u3（a，b，c1）；

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热门试题

单项选择题在线调试状态下，选择将配置数据装入FPGA中的下载方式应为（）。

A.AS
B.PS
C.JTAG
D.AS 或JTAG

多项选择题‎下列关于引脚分配的说法正确的是（）。

A.没有进行引脚分配的工程设计编程配置到芯片上也可以实现设计功能
B.是把设计文件的输入和输出信号分配到FPGA器件引脚的过程
C.需要考虑实际FPGA开发板上的外部连接资源，再决定如何分配引脚
D.软件可以自动为设计电路选择被分配的引脚

多项选择题‌应用Quartus II软件，其中Analysis &Synthesis 主要完成以下哪些任务？（）

A.进行布局布线
B.对设计文件进行语法检查、设计规则检查
C.把原理图或HDL代码翻译成逻辑表达式
D.用目标芯片中的逻辑元件来实现逻辑表达式

单项选择题‏厂家提供通用芯片，用户自行编程设计其功能的芯片称为（）。

A.标准芯片
B.专用集成芯片ASIC
C.可编程逻辑器件
D.专用集成芯片或可编程逻辑器件

单项选择题关于锁存器和触发器的说法，错误的是（）。

A.锁存器和触发器都是时序逻辑电路的基本单元电路
B.锁存器是一种对输入信号电平敏感的存储电路，其状态的改变由输入电平（高电平或低电平）触发
C.触发器是一种对输入时钟脉冲的有效沿敏感的存储电路，其状态的改变由输入时钟脉冲有效沿（上升沿或下降沿）触发
D.触发器会影响电路的时序性能，应尽量避免使用