简答题 编写一个4位的全加器。（输入两个加数a、b；和sum；进位输入cin；进位输出cout）。

问答题利用Verilog语言设计一位半加法器。输入信号：被加数a；加数b；输出信号：和数sum；进位count。

问答题8-3编码器的真值表如下表所示，完成整个程序的编写。

问答题利用Verilog代码设计4位全加器。输入信号：被加数a[3：0]；加数b[3：0]；低位进位cin.输出信号：和数s[3：0]；进位co。

问答题编写一个带预置位，清零输入，上跳沿触发的边沿触发器的Verilog 代码。其逻辑功能表以及电路符号如下图所示。

问答题数据选择器是在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路。根据下表（8选1数据选择器的真值表）编写Verilog代码。