设计一个带使能的3-8译码器,使能信号en为高电平时真值表如下。
问答题设计一个触发器。
问答题用Veriog描述带清零端的4位寄存器。
问答题使用Verilog语言设计一个脉冲发生器。
问答题设计一带异步复位端、异步置数段(低电平有效)的四位加法计数器,时钟clk上升沿有效),复位信号clr,置数信号load、输入数据data、输出qout。
问答题设计一个带复位端且对输入时钟clk进行二分频模块,设计要求:复位信号为同步、高电平有效,时钟的下降沿触发。