问答题如何用VerilogHDL模块来描述总线的操作?为什么总线的操作必须有严格的时序控制?
问答题提高复杂运算组合逻辑运算速度有哪些办法?
问答题为什么用算法操作符号表示的加法器和乘法器能通过综合器转变为逻辑电路?除了用算法操作符的表达式实现加法器和乘法器外,是否可以直接引用可配置的参数化实例来实现算术操作电路?
问答题写出八位加法器和八位乘法器的逻辑表达式,比较用超前进位逻辑和不用超前进位逻辑的延迟。
问答题如果让你编写两路每路为8位信号的二选一多路器的结构模块是不是感觉麻烦?编写行为模块是不是很方便?