问答题为什么建议大家采用同步时序来设计数字逻辑电路，异步逻辑有什么不好？
问答题一个带使能端的寄存器组被赋入一个正确的输入值需要哪三个条件？
问答题Verilog语法中使用了哪一种赋值符号刻意表示与硬件寄存器组实现完全一致的赋值方式？
问答题对每一个寄存器组来说，上一个时钟的正跳沿是为置数做准备，下一个时钟正跳沿是把本寄存器组置数（并为下一级运算组合逻辑送去输入信号），则为下一级寄存器组的置数做准备的先决条件是什么？
问答题为使运算组合逻辑有一个正确的输出，为什么必须在复杂运算组合逻辑的输入端和输出端增加寄存器组来存放数据？
