什么是CPLD; CPLD名词解释定义是什么?

多项选择题以下（）格式文件是Quartus II LPM_RAM或LPM_ROM使用的初始化格式文件。

A.stp
B.mif
C.hex
D.dat

单项选择题​某正弦信号数据存储器ROM包括7位地址线，8位数据线，则（）。

A.该ROM的存储深度为256，波形数据位宽为8位
B.该ROM的存储深度为256，波形数据位宽为7位
C.该ROM的存储深度为128，波形数据位宽为8位
D.该ROM的存储深度为128，波形数据位宽为7位

单项选择题​如果ROM用2的3次幂个存储单元存储了正弦信号一个周期的数据，下列关于ROM输出波形的频率，说法错误的是（）。

A.输出信号的频率等于计数器时钟信号频率的8
B.输出信号的频率等于计数器时钟信号频率的1/8
C.改变采样时钟的频率，可以改变输出波形的频率
D.不改变采样时钟的频率，而是改变采样间隔，也可改变输出波形的频率

单项选择题方波的实现算法较简单，可以在一个周期的中间位置翻转电平即可。以下为源程序：‌横线内容可以选择（）。

A.if（address< =17’h0ffff）q_square< =12’h000；
B.if（address< =17’h0ffff）q_square< =12’hfff；
C.if（address==17’h0ffff）q_square< =12’h000；
D.if（address>=17’h0ffff）q_square< =12’hfff；

单项选择题在Altera的FPGA器件内部集成了一个或多个锁相环PLL，可以用这些PLL与输入的时钟信号同步，并以其作为参考信号实现锁相，输出一个到多个同步倍频或分频的片内时钟，共系统使用。‎某FPGA开发板的输入时钟为50MHz，通过设置ALTPLL的结果如下：‎关于该结果，说法错误的是（）。‎

A.该锁相环一共有三个时钟输出端，占空比都是50%，且无相移
B.该锁相环的输出端c0，输出时钟信号的频率是25MHz，占空比为50%
C.该锁相环的输出端c1，输出时钟信号的频率是100MHz，占空比为50%
D.该锁相环的输出端c2，输出时钟信号的频率是50MHz，占空比为50%，相移54度