假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）。

多项选择题集成电路的对等性设计要求（）。

A.高电平输出电阻与低电平输出电阻相同
B.输出高电平容限与输出低电平容限相同
C.高电平输出电流与低电平输出电流相同
D.高电平驱动能力与低电平驱动能力相同

多项选择题采用集成块在印制板上进行连线设计通常属于（）。

A.SSI设计
B.MSI设计
C.VLSI设计
D.基于FPGA的可编程设计

多项选择题提高数字电路的集成度可以带来哪些效果？（）

A.可能导致电路可靠性下降
B.可能导致数字系统的成本提高
C.可能导致电路抗干扰性提高
D.可能导致数字系统的运算速度提高

多项选择题关于对CMOS结构的NAND3，下列说法中，哪些是错误的？（）

A.对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力与低电平驱动能力相同
B.对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力是低电平驱动能力的3倍
C.对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，低电平驱动能力是高电平驱动能力的3倍
D.对CMOS结构的NOR3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力是低电平驱动能力的3倍

多项选择题关于CMOS逻辑单元，下列说法中，哪些是正确的？（）

A.在同一芯片上制作大量晶体管就称为集成电路
B.CMOS逻辑单元完全由晶体管在电路板上连接构成
C.集成电路需要晶体管连接形成功能单元后再进行封装
D.集成电路的对等性设计要求各逻辑单元的高电平驱动能力与低电平驱动能力相同