module cnt32（input clk，output reg[31：0]q ）；always @（posedge clk）q =q +1’b1；endmodule上述HDL程序是用什么语言写的？（）

多项选择题关于VHDL描述风格的说法正确的有（）。

A.三种描述风格分别适用于不同应用场合
B.功能描述也称行为描述，最能体现HDL语言的强大建模能力，应用最广泛
C.结构化描述最典型的语句就是元件例化，是实现层次化设计顶层模块化描述的利器
D.数据流描述适用于比较简单的电路模块设计

多项选择题EDA设计电路中毛刺产生的原因包括（）。

A.不同信号传输路径延时时间不同
B.存在随机干扰信号和信号抖动
C.FPGA或CPLD器件内几乎没有分布电容或电感过滤毛刺
D.信号传输存在延时

多项选择题关于简易正弦信号发生器设计，以下描述正确的有（）。

A.ROM中的数据预先保存成一个数据文件，存放在顶层设计文件所在的WORK库文件夹。
B.地址发生器就是一个计数器，用来控制对ROM单元存储数据的读写，所以其模值等于单元个数。
C.在FPGA中实现的ROM并非真正的ROM。
D.在FPGA中实现的ROM是一个真正的ROM。

多项选择题关于面积优化的描述正确的有（）。

A.最常用的面积优化方法是资源共享法
B.任何功能块都可以实现面积优化
C.面积优化就是资源优化
D.面积优化可以降低功耗

多项选择题关于速度优化的描述正确的有（）。

A.最常用的速度优化策略就是使用流水线
B.寄存器配平和关键路径法也是常用的速度优化策略
C.使用流水线级数越多越好
D.速度优化就是满足更好的系统工作频率