A.输入信号B.时钟脉冲C.输出信号D.使能信号在微处理器电路、CPLD FPGA电路等数字电路里，通常哪些网……

单项选择题CMOS电路或微处理器的输入引脚空接时，可能会有什么结果（）

A.视为高态使能
B.视为低态使能
C.不确定状态
D.没有影响

单项选择题Altium Designer哪种引脚称为三态引脚（）

A.被动式引脚（Passive Pin）
B.发射极开路输出引脚（Open Collector Pin）
C.集电极开路输出引脚（Open Collector Pin）
D.高阻抗引脚（HiZ Pin）

单项选择题在Altium Designer电路设计里，若将两个或更多个集电极开路输出引脚（Open Collector Pin）连接输出，则会怎样？（）

A.产生线“与”功能，称为Wired-AND
B.产生线“或”功能，称为Wired-OR
C.电气规则检查时，将产生错误信息
D.可能会短路

单项选择题在Altium Designer电路设计里，若将两个或更多个发射极开路输出引脚（Open Emitter Pin）连接输出，则会怎样？（）

A.产生线“与”功能，称为Wired-AND
B.产生线“或”功能，称为Wired-OR
C.电气规则检查时，将产生错误信息
D.可能会短路

单项选择题在Altium Designer电路设计里，下列哪项属于不允许的设计？（）

A.输出引脚与电源引脚（Power Pin）连接
B.集电极开路输出引脚（Open Collector Pin）与集电极开路输出引脚连接
C.输出引脚与被动式引脚（Passive Pin）连接
D.输出引脚空接