计算题 设计一个同步模6可控减法计数器，当X＝0时，停止计数，并保持原状态；当X＝1时，按减法计数。

问答题选用D触发器和与非门按题表所示的状态转移表设计一个五进制计数器，要求在时钟信号CP为对称方波时，输出也是方波。

问答题用D触发器，设计一个按照移存规律进行计数的七进制同步加法计数器。

问答题用JK触发器，设计一个按自然态序进行计数的六进制同步加法计数器。

问答题选择触发器设计一个同步时序电路，用它来检测二进制序列，当电路连续收到4个1时，电路输出1。

问答题有一时序逻辑的原始状态图如题图所示，请将这一原始状态图转换成原始状态表，用隐含表进行化简，并列出简化状态表。