assign c=a>b？ a：b中，若a=3，b=2，则c=（）；若a=2，b=3，则c=（）。

填空题state，State，这两个标识符是（）的。

填空题Verilog语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组合。

填空题VerilogHDL模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，功能，以综合或者提供仿真模型为设计目的；另一种是（）模块，即，为功能模块的测试提供信号源激励、输出数据监测。

填空题VerilogHDL很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（）的方式，将系统组装起来。

填空题VerilogHDL提供了标准的系统任务，用于常用的操作。如显示、文件输入 输出等，系统函数前都有一个标志符（）加以确认。