填空题在VerilogHDL的逻辑运算中，设a=2，b=0，则a&&b结果为（），a||b结果为（）。
填空题在VerilogHDL的逻辑运算中，设A=4´b1010，则表达式~A的结果为（）。
填空题assignc=a>b？a：b中，若a=3，b=2，则c=（）；若a=2，b=3，则c=（）。
填空题state，State，这两个标识符是（）的。
填空题Verilog语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组合。
