A.assign语句有可能综合成触发器B.assign语句之间是并行的C.assign语句用于数据流描述D.assign语句不能对reg型赋值
单项选择题最适合做开关级建模的语言是（）。
A.VHDLB.SystemCC.SystemVerilogD.Verilog HDL
单项选择题Xilinx FPGA芯片的核心资源不包括（）。
A.CLBB.FlashC.IOBD.Interconnect
