简答题 为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？

【参考答案】

这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它如高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，故综合只支持次数确定的循环，即对于一个具体的芯片，其延迟是一个定值。