A.moore机的输出只与当前状态有关。B.mealy机的输出与当前状态和输入都有关。C.在Verilog代码中,求次态和输出,必须用case语句。D.体现在verilog代码中就是,moore机的最后输出逻辑只判断当前状态,mealy机的输出逻辑中判断当前状态和输入。
单项选择题下列Moore型状态机采用Verilog语言主控时序部分正确的是()。
A.always@(posedge clk or negedge reset)begin if(!reset)current_state<=s0;else current_state<=next_state;endB.always@(posedge clk )begin if(!reset)current_state<=s0;else current_state<=next_state;endC.always@(posedge clk t)if(reset)current_state<=s0;else current_state<=next_stateD.always@(posedge clk or negedge reset)if(reset)current_state<=s0;else current_state<=next_state
单项选择题定义状态机当前状态为state ,次态为next _state;输入a,输出b,则下列为Mealy状态机的写法是()。
A.always@(posedge clk)case (state )0:next_state<=1;1:next_state<=xB.always@(posedge clk)case (state )0:if(a==0)next_state<=1;else next_state<=x;1:next_state<=xC.always@(posedge clk)case (state )0:if(state==0)next_state<=1;else next_state<=x;1:next_state<=xD.以上都不对
单项选择题下列Moore型状态机采用Verilog语言说明部分正确的是()。
A.parameter [2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg [2:0]current_state,next_stateB.parameter [1:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg [1:0]current_state,next_stateC.TYPE FSM_ST IS (s0,s1,s2,s3,s4);SIGNAL current_state,next_state:FSM_STD.typedef enum {s0,s1,s2,s3,s4}type_user;type_user current_state,next_state
单项选择题下列编码方式为一位热编码的是()。
A.0000—0001—0010—0011B.0001—0010—0100—1000C.0000—1000—1100—1110D.以上答案都正确
多项选择题设计一个VGA控制器,在VGA屏幕上显示一个学校的Logo图标,那么这个图标的显示数据可以放在哪种元件中?()
A.LPM_ROMB.双端口RAMC.计数器D.译码器