A.把C C++函数转化为RTL的HDL代码B.把C C++函数转化为在FPGA开发环境中可以使用的IP模块C……

多项选择题FPGA与MCU可以采用哪些方式？（）

A.UART
B.FSMC
C.CPLD
D.SPI

单项选择题接蜂鸣器的输出频率必须要什么范围内，才可能正确听到？（）

A.至少100KHz以上
B.至少在20~20KHz，最好在能低于10KHz
C.大于50KHz
D.小于1MHz均可

单项选择题下列关于状态机说法错误的是（）。

A.moore机的输出只与当前状态有关。
B.mealy机的输出与当前状态和输入都有关。
C.在Verilog代码中，求次态和输出，必须用case语句。
D.体现在verilog代码中就是，moore机的最后输出逻辑只判断当前状态，mealy机的输出逻辑中判断当前状态和输入。

单项选择题下列Moore型状态机采用Verilog语言主控时序部分正确的是（）。

A.always@（posedge clk or negedge reset）begin if（!reset）current_state<=s0；else current_state<=next_state；end
B.always@（posedge clk ）begin if（!reset）current_state<=s0；else current_state<=next_state；end
C.always@（posedge clk t）if（reset）current_state<=s0；else current_state<=next_state
D.always@（posedge clk or negedge reset）if（reset）current_state<=s0；else current_state<=next_state

单项选择题定义状态机当前状态为state ，次态为next _state；输入a，输出b，则下列为Mealy状态机的写法是（）。

A.always@（posedge clk）case （state ）0：next_state<=1；1：next_state<=x
B.always@（posedge clk）case （state ）0：if（a==0）next_state<=1；else next_state<=x；1：next_state<=x
C.always@（posedge clk）case （state ）0：if（state==0）next_state<=1；else next_state<=x；1：next_state<=x
D.以上都不对