VHDL语言设计的基本单元

【参考答案】

所谓VHDL语言设计的基本单元（Design Entity），就是VHDL语言的一个基本设计实体。一个基本设计单元，简单的可以是一个与门（ANDGate），复杂点的可以是一个微处理器或一个系统。但是，不管是简单的数字电路，还是复杂的数字电路，其基本构成是一致的。