A.标准芯片B.专用集成芯片C.可编程逻辑器件D.标准芯片或者可编程逻辑器件由生产厂家提供的功能固定的通用器件……

单项选择题‌如果某个状态机设计，需要定义4个状态，下面编码方案不可行的是（）。

A.S0=2‘b00S1=2’b01S2=2’b10S3=2’b11
B.S0=2‘b00S1=2’b01S2=2’b11S3=2’b10
C.S0=3‘b001S1=3’b010S2=3’b100S3=4’b000
D.S0=4‘b0001S1=4’b0010S2=4’b0100S3=4’b1000

单项选择题为了使信号发生器能够输入模拟波形，还要D A转换电路的设计，关于D A转换电路的说法错误的是（）。

A.必须有DAC芯片
B.由于信号含有丰富的多次谐波，还应添加低通滤波器，滤掉高频杂散成分
C.为了调节波形幅度，可添加放大电路，进一步放大和调节信号
D.可以设计R-2R网络得到波形的模拟信号

单项选择题在Altera的FPGA器件内部集成了一个或多个锁相环PLL，可以用这些PLL与输入的时钟信号同步，并以其作为参考信号实现锁相，输出一个到多个同步倍频或分频的片内时钟，共系统使用。‎某FPGA开发板的输入时钟为50MHz，通过设置ALTPLL的结果如下：‎关于该结果，说法错误的是（）。‎

A.该锁相环一共有三个时钟输出端，占空比都是50%，且无相移
B.该锁相环的输出端c0，输出时钟信号的频率是25MHz，占空比为50%
C.该锁相环的输出端c1，输出时钟信号的频率是100MHz，占空比为50%
D.该锁相环的输出端c2，输出时钟信号的频率是50MHz，占空比为50%，相移54度

单项选择题方波的实现算法较简单，可以在一个周期的中间位置翻转电平即可。以下为源程序：‌横线内容可以选择（）。

A.if（address< =17’h0ffff）q_square< =12’h000；
B.if（address< =17’h0ffff）q_square< =12’hfff；
C.if（address==17’h0ffff）q_square< =12’h000；
D.if（address>=17’h0ffff）q_square< =12’hfff；

单项选择题​如果ROM用2的3次幂个存储单元存储了正弦信号一个周期的数据，下列关于ROM输出波形的频率，说法错误的是（）。

A.输出信号的频率等于计数器时钟信号频率的8
B.输出信号的频率等于计数器时钟信号频率的1/8
C.改变采样时钟的频率，可以改变输出波形的频率
D.不改变采样时钟的频率，而是改变采样间隔，也可改变输出波形的频率